감자의 끄적임 감자의 끄적임🥔

Verilog HDL을 이용한 여러 모델링과 문법두번째로 살펴볼 것은 바로 "구조적 모델링"이다. 구조적 모델링Verilog HDL에서 하드웨어를 설게하는 기본 단위는 모듈이다.구조적 모델링에서, 하나의 모듈은, 다른 모듈들을 이용하여 계층적으로 설계된다. ⇒ 상위 수준의 모듈은 하위 수준의 모듈을 인스턴스하고, 입력/출력/양방향 포트들을 통해 모듈들 간 신호를 전달해준다.EX) PCB보드는 여러 IC칩들을 인스턴스하여 구성된다. 또한, 각 IC 칩들은 플립플롭, MUX, ALU등과 같은 하위 모듈들을 인스터스하여 구성되고 그러한 모듈들 또한 여러 하위 인스턴스들을 통해 계층적으로 구성된다.   모듈 ⇒ 머리부, 선언부, 몸체로 구성된다.   module and_gate #( parameter N ..

지난번에 이어, Verilog HDL을 이용한 여러 모델링과 문법을 자세히 살펴보자!첫 번째는 "게이트 수준" 모델링 이다. 게이트 수준 모델링디지털 회로 설계에서 가장 낮은 수준의 추상화 방식 중 하나로, 논리 게이트를 사용하여 하드웨어 동작을 표현하는 방식Verilog에서 제공하는 내장 게이트 프리미티브(Primitive)를 사용하여 회로를 직접 구상한다.실제 하드웨어 구현과 매우 밀접하게 매핑된다. ex) 전가산기(Full Adder)의 게이트 수준 모델링module full_adder ( input wire A, // 첫 번째 입력 비트 input wire B, // 두 번째 입력 비트 input wire Cin, // 이전 자리에서 넘어온 Carry outpu..

Verilog HDL 모델링Verilog HDL(하드웨어 기술 언어)에서 모델링 방식은 설계의 추상화 수준에 따라 나뉜다.각각의 모델링 방식은 설계 목적, 복잡도, 그리고 시뮬레이션 요구사항에 따라 사용된다.  추상화 수준에 따른 분류모델링 수준설명사용목적추상화 수준행위 수준설계의 기능적 동작 정의초기 설계 및 검증높음RTL 수준데이터 경로와 레지스터 정의합성을 위한 설계중간구조적 모델링하위 모듈의 연결과 계층적 설계계층적 설계, 재사용 가능중간~낮음게이트 수준논리 게이트 단위의 동작 정의합성 후 검증낮음트랜지스터 수준트랜지스터 단위의 동작 정의세부적인 회로 설계가장 낮음    행위 수준 (고급 언어 프로그래밍과 유사)실제 하드웨어가 아닌, 시스템의 기능적인 동작을 중점적으로 표현테스트벤치 작성, 초기 ..

PLD가 무엇인지 모르신다면,아래 포스팅을 먼저 읽어보세요!😉↓https://ballbigdiary.tistory.com/45 [digital] PLD란?PLD(Programmable Logic Device)AND array + OR array로 이루어진 IC각 게이트 입력에 퓨즈링크가 연결되어 있다.퓨즈 링크를 전자적으로 연결하거나 끊음으로써 원하는 동작을 하는 조합 논리 함수를 구현할ballbigdiary.tistory.com  간단한 SPLD (Simple PLD)ROM, EPROM, EEPROM, PAL, PLA 등…퓨즈(일정 값 이상의 전류가 흐르면 끊어지는 장치) 방식으로 연결되어 있어 재프로그래밍 불가능하다. PLAPLA는 양쪽 다 프로그래밍 가능한 형태를 이루고 있다. EX) 다음과 같이..

PLD(Programmable Logic Device)AND array + OR array로 이루어진 IC각 게이트 입력에 퓨즈링크가 연결되어 있다.퓨즈 링크를 전자적으로 연결하거나 끊음으로써 원하는 동작을 하는 조합 논리 함수를 구현할 수 있음 💡 사용자 요구에 맞게 연결된 상태로 제작하는 것이 아니라, 모든 선이 다 연결된 형태로 제작하는 이유? ⇒ PLD 제조사는 모든 라인을 연결된 상태로 제공함으로써 동일한 제조 공정으로 PLD를 제작할 수 있다. (비용, 시간 이득) ⇒ 사용자는 자신의 설계 요구사항에 맞춰 PLD를 프로그래밍 하여 사용하면 된다! (하드웨어적 유연성)ex) 논리 함수 F를 GAL로 구현하기  왜 AND + OR array 구조일까?⇒ 모든 부울 함수는 AND + OR 만으로 ..